Kursets formål er at sætte den studerende i stand til at analysere, designe, simulere, implementere, afprøve og dokumentere
- digitale systemer på Register Transfer Level (RTL) niveau
- synkrone sekvensmaskiner
under anvendelse af rekonfigurerbar hardware.

Kurset sætter deltagerne i stand til at analysere, designe, simulere, implementere, afprøve og dokumentere digitale kredsløb, som foretager simple beregninger eller simple styringsopgaver ved anvendelse af gængse syntese- og simuleringsværktøjer (p.t. VHDL og Xilinx Vivado) og at realisere disse kredsløb i rekonfigurerbar hardware (FPGA-teknologi). En studerende, der fuldt ud har opfyldt kursets mål, vil kunne:

• Redegør for de grundlæggende begreber og antagelser omkring synkrone digitale kredsløb – den 'diskrete abstraktion' samt den grundlæggende struktur ved brug af logiske funktioner (kombinatoriske kredsløb) og hukommelseselementer (flip-flops).
• Forklar virkemåde og realisering af digitale kredsløb opbygget af logiske porte (som AND, OR, NOT, NAND, NOR) og oversæt mellem logiske udtryk (boolesk algebra) og digitale kredsløb.
• Forklar virkemåde og realisering af grundlæggende hukommelseselementer (D flip-flop og D-latch).
• Redegør for opbygning og virkemåde af synkrone tilstandsmaskiner samt beskrive trin for trin, hvorledes en sådan tilstandsmaskine designes (tilstandsgraf, tilstandstabel, tilstandsminimering, tilstandskodning, etc.).
• Omsæt et verbalt designoplæg til en specifikation af et digitalt kredsløb ved brug af Boolesk algebra, sandhedstabeller, tilstandsgrafer m.v. og efterfølgende syntetisere og implementere kredsløbet.
• Demonstrer grundlæggende kendskab til simulerings- og synteseværktøjer for digitale kredsløb, og herunder beskriv mindre kredsløb i et hardwarebeskrivende sprog (som f.eks. VHDL).
• Definer og forklar/redegør for tidsparametre for komponenter på RTL-niveau (registre og logik) samt på baggrund af disse at beregne kritiske signalveje for et givent sekventielt kredsløb og bestemme den mindst mulige periodetid for kloksignalet.
• Forklar opbygning og virkemåde af et sekventielt kredsløb bestående af en datavej og en tilhørende tilstandsmaskine/​​kontrolenhed samt designe en sådan FSMD-realisering af simple algoritmer og styringskredsløb
• Forklar fænomenet metastabilitet.
• Analyser, opdel og implementer et hardwareprojekt i samarbejde med 1 til 2 medstuderende.
• Dokumenter et sådant designarbejde i en teknisk rapport.

• FSM (endelig tilstandsmaskine) og FSMD (endelig tilstandsmaskine med datavej).
• Hardware design ved brug af hardware-beskrivende sprog (p.t. VHDL).
• FPGA teknologi: struktur og virkemåde.
• Laboratorieøvelser dækkende VHDL og CAD-værktøjer til simulering, syntese og prototype udvikling ved FPGA technology (p.t. Xilinx). 04. maj, 2026