Overordnede kursusmål
Dette kursus er designet til at give de studerende praktisk
erfaring med at implementere en pipelined version af en
RISC-V-processor ved hjælp af en FPGA. Kurset vil dække
principperne bag pipelining, RISC-V-arkitekturen og FPGA-design og
kulminere i design og implementering af en fuldt funktionel
pipelined RISC-V-processor på en FPGA.
Kurset begynder med en opsummering af RISC-V-arkitekturen og dens
instruktionssæt, samt en introduktion til pipelining og dets
fordele. Studerende vil bruge Chisel, et hardware-konstruktions
sprog, til at designe og implementere en pipelined RISC-V-processor
på en FPGA.
I løbet af kurset vil de studerende arbejde i små hold for at
designe og implementere hvert led af pipeline processoren. De vil
lære at bruge simuleringsværktøjer til at verificere korrektheden
af deres design og vil få erfaring med at fejlsøge disse.
Hvert hold vil integrere deres individuelle designs for at skabe en
fuldt funktionel pipeline RISC-V-processor. Det endelige projekt
vil blive evalueret baseret på ydeevnen af processoren og
kvaliteten af designet. Implementeringen kan co-simuleres med
RISC-V ISA-simulatoren udviklet i 02155.
Generelt vil dette kursus give de studerende en omfattende
forståelse af pipelining, RISC-V-arkitektur og FPGA-design. Ved
afslutningen af kurset vil de studerende have fået praktisk
erfaring i at designe og implementere komplekse digitale systemer
ved hjælp af Chisel og FPGA. Denne erfaring vil være uvurderlig for
de studerende, der forfølger en karriere inden for digitalt design
og indlejrede systemer.
Læringsmål
En studerende, der fuldt ud har opfyldt kursets mål, vil kunne:
- Forstå principperne i pipelining og dets fordele i digital
system design
- Forstå RISC-V-arkitekturen, dens instruktionssæt og dens
implementering i digitale systemer
- Opnå færdigheder i Chisel, et hardwarekonstruktionsprog, der
bruges til digital system design
- Designe og implementere hver fase af en pipelined
RISC-V-processor på en FPGA
- Bruge simulationsværktøjer til at verificere korrektheden af
digitale systemdesign
- Opnå erfaring i fejlfinding af digitale systemdesigns
- Arbejde effektivt i små teams for at designe og implementere et
komplekst digitalt system
- Integrere individuelle designs i en fuldt funktionsdygtig
pipelined RISC-V-processor
- Evaluere ydeevnen og kvaliteten af det endelige design baseret
på forskellige metrikker
Kursusindhold
Principperne for pipelining, RISC-V arkitektur og instruktionssæt,
fundamental FPGA-design, Chisel hardware beskrivende sprog, design
og implementering af pipelinede RISC-V processor faser, simulering
og verifikation af design, fejlfindingsteknikker, integration af
individuelle designs i en fuldt funktionel pipelinet RISC-V
processor og evaluering af ydeevnen og kvaliteten af det endelige
design.
Sidst opdateret
02. maj, 2024