At give deltagerne en betydelig praktisk erfaring i udvikling og implementering af digitale systemer v.h.a. et simulerings og syntesebaseret design-flow. En studerende, der fuldt ud har opfyldt kursets mål, vil kunne:

• Redegøre for den interne opbygning af en typisk FPGA-chip.
• Benytte designsproget VHDL og tilhørende simuleringsværktøjer til at udvikle komplekse digitale kredsløb ved en trinvis forfining fra en specifikation til et hardwarenært niveau, hvorfra der kan syntetiseres en realisering.
• Benytte typiske CAD-værktøjer til at syntetisere komplekse digitale kredsløb som realiseres i FPGA- eller VLSI teknologi.
• Udnytte viden om synteseprocessen til at optimere areal, hastighed og energiforbrug af givent kredsløb.
• Indlæse et syntetiseret design i en FPGA og afprøve kredsløbet i praksis.
• Organisere og planlægge gennemørelse af et designprojekt i en gruppe af personer.
• Dokumentere dette arbejde (design, implementering og test) i form af en teknisk rapport, som henvender sig til en udenforstånde fagfælle, og som overholder sædvanlige krav til form, indhold og abstraktionsniveau.
• Give en kort mundtlig præsentation af projektet og de opnåede resultater.

Kodning i VHDL med henblik på syntese. Syntese fra VHDL til en FPGA eller VLSI realisering. Implementation og test.

Kurset udgør en forlængelse af et eller flere af følgende kurser: 02203, 02204, 02205, 02209, 02211 og 02217. Målet er at give deltagerne større indsigt i og praktsik erfaring med design af digitale systemer i FPGA- eller VLSI-teknologi. Design vha. VHDL, simulering og syntese.

Der udbydes at antal opgaveforslag som har relation til et af de nævnte forudsætningskurser. Eksempler er ydre enheder til en processor, en pipelinet processor, et indlejret system til en konkret anvendelse. Kurset er et 3-ugers kursus som normalt tages umiddelbart efter et eller flere af følgende kurser: 02203, 02204, 02205, 02209, 02211 og 02217. Kurset er for studerende som har taget et af disse kurser. 01. maj, 2018